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国家高技术研究发展计划(2003AA1Z1290)

作品数:6 被引量:18H指数:3
相关作者:高文邓磊季振洲胡铭曾吴迪更多>>
相关机构:哈尔滨工业大学中国科学院北京大学更多>>
发文基金:国家高技术研究发展计划更多>>
相关领域:自动化与计算机技术电子电信电气工程更多>>

文献类型

  • 6篇中文期刊文章

领域

  • 3篇自动化与计算...
  • 2篇电子电信
  • 1篇电气工程

主题

  • 4篇AVS
  • 3篇硬件
  • 3篇AVS标准
  • 2篇电路
  • 2篇硬件结构
  • 2篇硬件结构设计
  • 2篇解码
  • 2篇解码器
  • 2篇块运动估计
  • 2篇VLSI
  • 2篇H.264
  • 1篇电视
  • 1篇音视频
  • 1篇音视频编码
  • 1篇音视频编码标...
  • 1篇软硬件
  • 1篇软硬件协同
  • 1篇软硬件协同设...
  • 1篇时钟
  • 1篇时钟恢复

机构

  • 3篇哈尔滨工业大...
  • 2篇中国科学院
  • 1篇北京大学

作者

  • 5篇高文
  • 2篇胡铭曾
  • 2篇季振洲
  • 2篇邓磊
  • 2篇吴迪
  • 1篇生滨
  • 1篇张桢睿
  • 1篇贾惠柱
  • 1篇解晓东

传媒

  • 3篇高技术通讯
  • 2篇计算机研究与...
  • 1篇High T...

年份

  • 1篇2008
  • 2篇2007
  • 3篇2006
6 条 记 录,以下是 1-6
排序方式:
基于AVC/AVS标准高效运动估计硬件结构设计被引量:6
2006年
在新一代高性能视频编码标准AVC和AVS中,为提高编码效率,运动估计采用了变尺寸块搜索、多参考帧、运动向量预测等新技术.这些技术成倍地增加了运动估计的计算复杂度.为满足运动估计高计算量需求,一个高效变尺寸块运动估计(VBSME)硬件结构被提出来.该结构采用两个时钟,慢速时钟用于I/O部件,快速时钟用于核心计算部件.并且采用细粒度级流水线实现方式,提高时钟频率和计算部件的流水线效率.针对图像尺寸为720×576的视频,在65×65搜索窗下,该结构最高每秒可以编码71幅图像.
邓磊高文胡铭曾季振洲
关键词:AVSH.264VLSI
基于软硬件分区的AVS高清视频解码器结构被引量:6
2008年
硬件的强大处理能力及软件的灵活性和可编程性,使得视频解码芯片的结构从硬件转向软硬件分区结构.作为新兴的标准,AVS视频标准对解码器的软硬件分区结构提出新的挑战.从AVS视频标准算法和实现复杂度入手,提出一种AVS高清视频解码器软硬件分区结构,实现满足基准档次6.0级别的AVS高清视频码流的实时解码,支持灵活的音视频同步、错误恢复、缓冲区管理和系统控制机制.已经在AVS101芯片上实现,硬件采用7阶宏块级同步流水,软件任务在RISC处理器上实现,可以在148.5MHz工作频率下对NTSC,PAL,720p(60f/s),直至1080i(60field/s)节目的实时解码显示.
贾惠柱解晓东高文
关键词:AVS标准软硬件协同设计视频解码器高清晰度电视
AVS环路滤波器设计及实现被引量:3
2006年
提出了一种符合AVS视频压缩标准的环路滤波器VLSI结构.该结构利用将水平方向相邻块数据分开存储的策略,以及两个可配置的行列转换阵列,提高了数据的利用率,减少了对系统数据总线带宽的占用,加快了环路滤波的处理速度.采用0.18微米CMOS工艺,工作频率为150MHz时,该结构消耗约38K等效逻辑门.仿真结果显示,该电路的处理能力足够支持对AVS高清电视节目(1280×720,60帧/秒)的实时环路滤波.该结构可用于AVS编解码器芯片.
生滨高文吴迪
关键词:视频编解码器AVS标准环路滤波器超大规模集成电路
双STC时钟恢复电路的设计与实现
2007年
针对数字电视机顶盒的重要功能——多节目解码对播放同步的需求,设计了一种双时钟计数器(STC)的时钟恢复电路,并在支持先进音视频编码标准(AVS)的高清解码芯片中得到实现。该电路使用主从两个STC,主STC由一个混合型的锁相环驱动,该锁相环产生的27MHz时钟同时用于产生音视频解码时钟;从STC则由一个全数字的锁相环驱动,它仅用于与展示时间戳(PTS)比较产生显示同步控制信号。同时提出了一个硬件的低通滤波算法,该算法保证了STC在稳态下追踪传输流中的节目时钟参考(PCR)的变化,并且提供稳定的时钟输出,同时有效降低了主控CPU的负荷。仿真实验结果表明,所提出的时钟恢复电路和低通滤波算法具有较好的性能和较低的计算复杂度,并有效地降低了硬件开销。
张桢睿吴迪解晓东高文
关键词:时钟恢复传输流
Design and implementation of an efficient SDRAM controller for HDTV decoder被引量:3
2007年
A high performance SDRAM controller for HDTV decoder is designed. MB-based ( macro block) address mapping, adaptive-precharge and command interleaving are adopted in this controller. MB-based address mapping reduces the precharge operations of the video processing unit in one access; adaptive- precharge avoids unnecessary precharge operations; while command interleaving inserts the precharge and activate commands of the next access into the command sequence of the current access, thus reduces the no operation (NOP) cycles. Combination of these three schemes effectively improves the SDRAM performance. Compared with precharge-all scheme, adaptive-precharge and command interleaving reduce the SDRAM overhead cycles by 70% and increases SDRAM performance by up to 19.2% in the best case. This controller has been implemented in an AVS SoC and the frequency is 200MHz.
王晓辉Zhao YiqiangXie XiaodongWu DiZhang Peng
AVC/H.264标准中高效运动估计硬件结构设计
2006年
为解决视频编码标准AVC/H.264中运动估计高计算复杂度问题,提出了一个高效运动估计硬件实现结构.该结构能够实现多尺寸块运动估计处理,并且具有高流水效率和高性价比的特点.结构灵活性强,通过改变PE单元和加法树的流水级数能够达到面积和计算能力的折中.实验表明,该结构在搜索窗为65×65时,针对图像尺寸为720×576的视频,每秒最高可以编码48幅图像.
邓磊高文胡铭曾季振洲
关键词:H.264VLSI
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