存储器与控制器的接口模块在如今多倍速率存储器(DDR,QDR等)中作为存储体和控制器之间信号的中转站起着至关重要的作用,接口模块通过时序的校准和数据的串并转换保证了高速数据有效的传输.研究了应用于网络设备的四字突发72Mb×36bQDR(4倍速率)Ⅱ+SRAM存储器接口的读写时序,针对其与控制器的接口协议详细论述了一种接口模块电路的实现方案,在500Mhz频率下完成了逻辑设计与验证以及版图物理设计工作.采用的移相时钟和延时校准机制提高了高速存储系统数据采集的可靠性.在tt,ss,ff三种不同器件端角下的验证结果满足四字突发QDRⅡ+SRAM存储器接口电路的时序和功能要求.该设计基于ASIC设计流程,模块面积小,功耗低,能够作为IP方便地应用于大型片上系统(system on chip,SOC)设计中,具有可移植性.
We study the problem of multiple node upset （MNU） using three-dimensional device simulation. The results show the transient floating node and charge lateral diffusion are the key reasons for MNU. We compare the MNU with multiple bit upset （MBU）,and find that their characteristics are different. Methods to avoid MNU are also discussed.
