张宇昂
- 作品数：25 被引量：102H指数：5
- 供职机构：南京大学更多>>
- 发文基金：国家自然科学基金国家高技术研究发展计划江苏省高技术研究计划项目更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 基于总线共享架构的片上多处理器系统性能探索被引量：3
- 2007年
- 采用SystemC建立了一个基于共享总线的MPSoC仿真平台,设计了3个实验分别用于建模3种典型应用(低计算/通讯比、高计算/通讯比和非独立任务),对系统性能进行了详细的调研。实验结果显示:处理器数≤6时,总线架构MPSoC体现出很高的效率,而处理器数=16几乎达到了总线架构MPSoC适用规模的极限;计算/通讯比对性能和规模有重要影响;流水线方案能略微缓解通讯状况。建议:处理器数≤6时,推荐采用总线方案;6<处理器数≤16时,总线方案是否合适由任务计算/通讯比决定;处理器数>16时,需要采用更高级的通讯方案。
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- 关键词：总线加速比
- 一种基于统计时分复用技术的多簇片上网络架构
- 本发明公开了一种基于统计时分复用技术的多簇片上网络架构，该架构在簇内采用基于统计时分复用技术的总线结构；在总线上设有主设备、从设备、总线部件及统计时分复用控制单元；统计时分复用控制单元与主设备、从设备及总线部件连接；其中...
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- 基于片上网络的路由器功耗确定方法
- 本发明公开了一种基于片上网络的路由器功耗模型，它将路由器操作根据功耗比重简化为写缓存、读缓存、横跨开关和横跨链路四个功耗环节，并且将动态功耗归因于当前数据片到来时触发的位反转活动，通过位反转活动来统计功耗，得到的路由器功...
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- 文献传递
- 三维多核处理器存储关键技术研究
- 随着芯片集成度的提高，数字集成电路出现了两个重要的发展趋势:由利用指令级并行的单核处理器向利用线程级和数据级并行的多核处理器发展，由传统2D集成电路向多层堆叠的3D集成电路发展。存储子系统是片上多核处理器的最重要组成部分...
- 张宇昂
- 关键词：多核处理器控制策略
- 文献传递
- NoC架构片上多处理器系统性能探索被引量：1
- 2009年
- 采用SystemC建模和仿真环境建立了一款NoC系统级仿真平台,设计了3个实验分别用于建模3种典型应用(低计算/通信比、高计算/通信比和非独立任务),以定量模拟的方法对NoC架构MPSoC性能进行了详细的调研,并将其结果与总线架构MPSoC进行了对比分析.实验结果显示:NoC系统加速比与处理器数目呈线性关系,不受规模的影响,而总线系统则明显受到处理器数目的限制;共享存储资源成为NoC系统性能提升的限制,但可以通过采用分布式存储策略得到解决,而总线系统却无法克服其共享总线通信瓶颈.因此,在系统规模较大(N>12)时推荐采用NoC体系结构.
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- 关键词：NOC总线加速比
- 基于SystemC的时钟周期精确交易级建模及通信细化被引量：3
- 2007年
- 交易级建模通过提高建模抽象层次,加快了系统建模和仿真的速度。针对AMBA AHB协议,采用Sys-temC语言,进行了交易级建模及通信细化。结果表明,由于抽象层次部分结合了BCA(bus cycle-accurate)级描述,使得到的交易级模型包含了更多时间/协议信息,同时保留了速度优势,有利于前期验证和系统开发。而之后进行的通信细化,将抽象通道转化为模块实体和端口,对于最终RTL级实现具有重要意义。
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- 关键词：交易级建模SYSTEMCAMBA
- 一种面向低密度垂直互连的三维片上网络路由器
- 本发明涉及一种面向低密度垂直互连的三维片上网络路由器，包括内部控制逻辑、交叉开关以及五个水平方向端口和两个垂直方向端口，所述片上网络包括若干片上网络节点，所述每个网络节点包括一个带有网络接口的处理单元或存储单元与一个路由...
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- 文献传递
- 一种基于统计时分复用技术的多簇片上网络架构
- 本发明公开了一种基于统计时分复用技术的多簇片上网络架构，该架构在簇内采用基于统计时分复用技术的总线结构；在总线上设有主设备、从设备、总线部件及统计时分复用控制单元；统计时分复用控制单元与主设备、从设备及总线部件连接；其中...
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- 文献传递
- 基于片上多处理器系统的动态自适应总线仲裁器
- 本发明公开了一种基于片上多处理器系统的动态自适应总线仲裁器，包括接口控制模块、随机数产生模块、动态“彩票”数产生模块、定时器模块和Lottery总线仲裁模块；随机数产生模块接收接口控制模块信号输出随机数的范围配置成各处理...
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- 文献传递
- 基于AMBA-AHB总线多核平台的JPEG解码被引量：5
- 2009年
- 随着半导体工艺技术的发展,在单一芯片上集成多个处理器核已成为可能,在高端应用需求的驱动下,片上多处理器系统(Multi-Processor System-On-a-Chip,MPSoC)为高度并行的计算和通信提供了一种可行的解决方案。本文首先描述了一种基于AMBA-AHB层次总线结构的片上多处理器系统硬件架构,然后以此为基础实现了2种并行化的JPEG解码算法。实验采用Altera Stratix II FPGA器件,整个系统运行在60 MHz的时钟频率下,与采用单个处理器实现的串行JPEG解码算法相比较,在集成了4个处理器核的MPSoC系统架构上实现的并行JPEG解码算法得到的最大加速比为2.23。
- 董岚李丽张宇昂
