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季轩

作品数：4 被引量：2H指数：1
供职机构：天津大学更多>>
发文基金：国家高技术研究发展计划国家科技重大专项更多>>
相关领域：电子电信更多>>

合作作者

文献类型

  • 2篇期刊文章
  • 1篇学位论文
  • 1篇专利

领域

  • 3篇电子电信

主题

  • 3篇频率合成器
  • 3篇合成器
  • 3篇ASIC设计
  • 2篇数字频率合成
  • 2篇数字频率合成...
  • 2篇数字锁相
  • 2篇数字锁相环
  • 2篇锁相
  • 2篇锁相环
  • 1篇电路
  • 1篇振荡器
  • 1篇直接数字频率
  • 1篇直接数字频率...
  • 1篇直接数字频率...
  • 1篇时钟
  • 1篇数控振荡器
  • 1篇数字控制
  • 1篇数字控制器
  • 1篇通信
  • 1篇频率综合器

机构

  • 4篇天津大学

作者

  • 4篇季轩
  • 3篇毛陆虹
  • 2篇陈力颍
  • 1篇王峥
  • 1篇谢生
  • 1篇王子青
  • 1篇张世林

传媒

  • 2篇电路与系统学...

年份

  • 1篇2012
  • 3篇2011
共 4 条 记 录，以下是 1-4
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排序方式：
应用于SoC的频率综合器的ASIC设计
本文根据阅读器芯片的总体要求，基于SMIC0.18μm CMOS工艺库，完成了两种数字频率合成器的ASIC设计。其中一种是基于ROM结构的直接数字频率合成器(Direct Digital Synthesizer，DDS)...
季轩
关键词：频率合成器数字锁相环芯片设计CMOS工艺
应用于SoC的全数字锁相环ASIC设计被引量：1
2011年
设计了一种全数字锁相环(All-Digital PLL)。该锁相环中环形数控振荡器由使能单元构成,且环形结构分为粗调和精调两部分,具有锁定范围宽、锁定精度高、功耗低的特点,且捕获范围可以根据需要进一步拓宽。本设计基于CMOS标准单元,所有子模块均采用可综合的Verilog HDL代码描述,利于不同工艺间的移植,设计周期和复杂度大大降低。该全数字锁相环可以产生不同频率的高精度时钟信号,作为IP嵌入SoC系统。
季轩毛陆虹王子青王峥陈力颍
关键词：全数字锁相环数控振荡器IP核VERILOGHDL
面向4G光载无线通信的频率综合电路
本发明属于4G移动通信领域，涉及一种面向4G光载无线通信的频率综合电路，包括直接数字频率合成器、鉴相器由多个延时单元构成的延时链、多工器(MUX)和数字控制器，所述的直接数字频率合成器用于在数字控制器的控制下生成频率可控...
毛陆虹季轩
文献传递
基于ROM结构的直接数字频率合成器ASIC设计被引量：1
2011年
完成了一种基于ROM结构的直接数字频率合成器(Direct Digital Synthesizer,DDS)的ASIC设计。其中累加器采用进位链和流水线相结合的方式,提高了工作频率的同时降低了资源占用率;ROM模块应用以正弦函数1/4波形对称性为基础,并结合Hutchison相交分离法的改进压缩算法,压缩率达到49倍,降低了芯片的功耗和面积。基于SMIC 0.18μm CMOS工艺库完成了后端物理设计和后仿真。该DDS功耗低,面积小,频率分辨率高,可作为高质量的信号源应用于4G移动通信中。
季轩毛陆虹陈力颍谢生张世林
关键词：ASIC
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