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许晓冬

作品数：9 被引量：4H指数：1
供职机构：中国科学院电子学研究所更多>>
发文基金：国家自然科学基金国家重点基础研究发展计划国家高技术研究发展计划更多>>
相关领域：电子电信电气工程更多>>

合作作者

文献类型

  • 7篇期刊文章
  • 2篇专利

领域

  • 7篇电子电信
  • 1篇电气工程

主题

  • 4篇电路
  • 3篇时钟
  • 3篇时钟数据恢复
  • 2篇带宽
  • 2篇抖动
  • 2篇抖动性能
  • 2篇时钟数据恢复...
  • 2篇数据恢复电路
  • 2篇锁存
  • 2篇控制码
  • 2篇环路
  • 2篇环路带宽
  • 2篇CMOS
  • 1篇带隙基准
  • 1篇带隙基准电路
  • 1篇带隙基准电压
  • 1篇带隙基准电压...
  • 1篇低功耗
  • 1篇低压差
  • 1篇低压差线性稳...

机构

  • 9篇中国科学院电...
  • 6篇中国科学院大...
  • 1篇中国科学院研...

作者

  • 9篇许晓冬
  • 9篇杨海钢
  • 7篇尹韬
  • 4篇李威
  • 4篇李天一
  • 3篇黄国城
  • 2篇高同强
  • 2篇朱渊明
  • 2篇张亚朝
  • 1篇韦援丰
  • 1篇朱文锐
  • 1篇张洪锋
  • 1篇于洋

传媒

  • 3篇太赫兹科学与...
  • 2篇电子与信息学...
  • 2篇微电子学

年份

  • 1篇2021
  • 2篇2018
  • 3篇2017
  • 1篇2016
  • 1篇2015
  • 1篇2014
共 9 条 记 录，以下是 1-9
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排序方式：
一种-100dB电源抑制比的非带隙基准电压源被引量：1
2016年
该文提出一种非带隙基准电路，通过一个带超级源极跟随器的预调制电路提供一个稳定的电压，为基准核心电路供电。超级源极跟随器通过降低基准核心电路电源端的对地阻抗，有效提高了基准电路的电源抑制能力。该基准电路采用0．35umCMOS工艺设计并流片，测试结果表明，该电路的工作电源电压为1．8μV，静态电流约为13μA。低频处电源抑制比（PSRR）约等于-100dB，在小于1kHz频率范围内PSRR均优于-93dB。并且其片上面积仅为0．013mm2。
黄国城尹韬朱渊明许晓冬张亚朝杨海钢
关键词：电源抑制比
一种适用于LDO的新型斜坡软启动电路被引量：1
2017年
提出了一种新型的应用于低压差线性稳压器(LDO)的斜坡软启动电路,其采用两路斜坡使能信号以及一路斜坡基准信号,消除了电源上电时产生的浪涌电流。该斜坡软启动电路已应用于一款LDO中,并采用0.35μm CMOS工艺实现流片,其仅占LDO有效面积的8.3%,消耗电流仅600 n A。仿真以及测试结果显示,采用该软启动电路之后,LDO的上电浪涌电流得到有效抑制。LDO在最差情况下的线性调整率为2.7 m V/V,负载调整率为0.064 m V/m A。
黄国城尹韬许晓冬朱渊明张亚朝杨海钢
关键词：低压差线性稳压器浪涌电流软启动
自偏置PLL电源噪声敏感度分析
2017年
该文提出一种基于传递函数的有效方法,可以预测自偏置PLL电源噪声引起的抖动性能。PLL的复制偏置调整器的电源噪声敏感度由小信号分析提取,分析表明需要在闭环带宽和电源噪声敏感度之间做权衡。作为例子,该文分析了一款具体的自偏置PLL电路的电源噪声性能,该PLL为一款相位插值CDR提供时钟。所提方法与瞬态仿真的结果进行了对比,结果表明该方法可以预测周期抖动数值,具有相当精度。同样,该方法也对提高自偏置PLL噪声性能有指导意义。
李天一许晓冬尹韬韦援丰黄国城李威杨海钢
一种低功耗高精确度SERDES发送机被引量：1
2018年
介绍了一款高速串行接口发送机芯片。均衡器采用多抽头前馈均衡结构,且各阶均衡系数均可调,增大了均衡调谐范围,提高了均衡精确度;驱动器采用H树型电流模结构,提高了电流利用率,降低了功耗。设计采用TSMC 55 nm CMOS工艺,电源电压为1 V,输出数据率范围为550 Mb/s^6.25 Gb/s。在最高工作速率6.25 Gb/s下,发送机整体功耗约20 m W,结果表明发送机均衡精确度较高,功耗较低。
朱迪尹韬许晓冬许晓冬
关键词：发送机
控制码锁存电路及时钟数据恢复电路
本发明提供了一种控制码锁存电路，包括：移位寄存器；或非门，其输入端连接所述移位寄存器的输出端，并输出锁定判断信号Lock；控制码平衡点判断电路，其输入端连接所述移位寄存器的输出端，复位端连接所述或非门的输出信号Lock，...
杨海钢李天一许晓冬尹韬李威
文献传递
一种OOK/FSK调制模式的射频发射机电路设计
2015年
设计了一种具有OOK/FSK两种调制模式的射频发射机前端电路。它由一个频率综合器芯片和一个功率放大器芯片组成。发射机电路采用SMIC 0.18μm CMOS工艺设计。测试结果表明,发射机最大输出功率为-0.31dBm,PLL的相位噪声为-118.79dBc/Hz@1MHz。该发射机可以实现OOK/FSK两种调制方式,在OOK模式下,数据率达到10 Mb/s。整个电路采用1.8V供电,功耗为43mW。
张洪锋于洋许晓冬朱文锐高同强杨海钢
关键词：频率综合器OOKFSK
控制码锁存电路及时钟数据恢复电路
本发明提供了一种控制码锁存电路，包括：移位寄存器；或非门，其输入端连接所述移位寄存器的输出端，并输出锁定判断信号Lock；控制码平衡点判断电路，其输入端连接所述移位寄存器的输出端，复位端连接所述或非门的输出信号Lock，...
杨海钢李天一许晓冬尹韬李威
文献传递
一种功率增益可控的全集成CMOS功率放大器被引量：1
2014年
设计了一种单片全集成、输出功率增益可变的CMOS功率放大器电路。功率放大器电路输出级通过电容分压实现阻抗匹配,输出功率增益通过三位数字控制位实现七级增益控制。该功率放大器基于SMIC 0.18μm CMOS工艺设计。测试结果表明,当功率放大器工作在2.4GHz时,功率增益可以从2.5dB变化到16dB。当增益为16dB时,功率叠加效率约为15%,输出1dB功率为8dBm。整个功率放大器芯片尺寸为1.2mm×1.2mm。
许晓冬杨海钢高同强
关键词：CMOS功率放大器电容分压
一种500Mbps至4Gbps连续速率的多模式CDR电路
2017年
提出了一种连续速率的时钟数据恢复(CDR)电路,可覆盖500 Mbps到4 Gbps数据率。该CDR电路在130 nm互补金属氧化物半导体(CMOS)工艺下实现,基于相位插值(PI)原理,采用数字投票电路和相位控制逻辑替代电荷泵和模拟滤波器以方便工艺移植。为缩小片上锁相环(PLL)输出时钟频率范围,同时避免PI电路处于非线性区,该CDR电路采用多种速率模式切换的方式将采样时钟频率限定在500 MHz^1 GHz之间。PI电路为7 bit精确度,线性度良好,4 Gbps数据率时,恢复时钟的峰峰值抖动约为25.6 ps。该CDR误码率在10-10以下,可跟踪最大±976.6 ppm的数据频偏,功耗约为13.28 m W/Gbps,测试芯片大小为5 mm2,其中CDR芯核部分为0.359 mm2。
李天一许晓冬许晓冬尹韬李威李威
关键词：时钟数据恢复多模式互补金属氧化物半导体
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