费瑞霞
- 作品数：12 被引量：54H指数：3
- 供职机构：东南大学更多>>
- 发文基金：国家高技术研究发展计划国家杰出青年科学基金更多>>
- 相关领域：电子电信自动化与计算机技术电气工程更多>>
- 万兆/千兆以太网物理子层芯片设计
- 本文研究了8B/10B编码中的内在相关性，并在此基础上提出两种编解码方法：一种是基于逻辑设计的编、解码方法，另一种是并行处理算法。通过比较，得出第二种方法逻辑更简单、实现结构更紧凑，而且避免了大扇入、扇出的情况，适合于大...
- 费瑞霞
- 关键词：以太网逻辑运算并行处理
- 文献传递
- 0.18-μm CMOS千兆以太网并串转换芯片设计被引量：2
- 2004年
- 提出了一种新的树型结构 1 0∶1并串转换电路 ,可应用于千兆以太网 ,其工作速度达到 1 2 5Gbit/s.树型结构的使用可以使大部分电路工作在较低的速率上 ,从而简化了设计 ,也减小了功耗 .低速 5∶1并串转换单元采用改进的并行结构 ,利用一系列D触发器调整进入数据选择器的时钟和数据间的相位关系 ,使其相对于普通并行结构有更大的相位裕量 ,可以更可靠地工作 .芯片应用TSMC 0 1 8 μmCMOS工艺实现 ,芯片面积为 0 7mm× 0 5mm ,核心电路功耗为 3 6mW ,小于同类电路 .
- 郁炜嘉朱恩程树东孙玲费瑞霞沈桢孟凡生吴春红王雪艳王志功
- 关键词：千兆以太网并串转换CMOS
- 具有90°可调移相的万兆以太网数据判决芯片设计被引量：1
- 2003年
- 介绍了用法国OMMIC公司 0 2 μmGaAsPHEMT工艺设计的具有 90°可调移相的万兆以太网数据判决芯片的模块及单元电路的结构 ,给出了仿真结果及版图 ,最后给出分析和结论 .该芯片的判决电路采用SCFL (源级耦合晶体管逻辑 )的D触发器结构 ,根据矢量叠加原理设计 ,采用差动电流放大器构成可调移相器 .该芯片可直接用于万兆以太网IEEE 80 2 3ae中 10GBASE R和 10GBASE W的物理媒介配属层的时钟数据恢复模块中 .
- 程树东朱恩孟凡生孙玲吴春红费瑞霞王志功
- 关键词：万兆以太网数据判决触发器移相器
- 万兆以太网物理层解码电路设计被引量：2
- 2003年
- 采用 0 18umCMOS工艺设计了万兆以太网 10GBASE R标准的物理层电路芯片 .该芯片接收 16路 64 4 5 3Mb/s的并行数据 ,输出 72路 15 6 2 5Mb/s的并行数据 .电路采用并行处理方式 .
- 费瑞霞朱恩赵文虎王志功
- 关键词：解码解扰器
- 基于0.2μm GaAs PHEMT工艺的压控振荡器IC设计被引量：3
- 2003年
- 给出了一个采用0 2μmGaAsPHEMT工艺设计的全集成差分负阻式LC压控振荡器电路,芯片面积为0 52×0 7mm2。采用3 3V正电源供电,测得输出功率约-11 22dBm,频率调节范围6 058GHz～9 347GHz;在自由振荡频率7 2GHz处,测得的单边带相位噪声约为-82dBc/Hz@100kHz.
- 孙玲朱恩孟凡生吴春红费瑞霞
- 关键词：压控振荡器锁相环GAAS
- 2.5～40Gb/s光收发关键器件芯片技术被引量：5
- 2004年
- 介绍了2.5～40Gb/s的光通信收发器处理芯片的研究情况,芯片功能包括复接器、激光驱动器、前置放大器与限幅放大器、时钟恢复和数据判决电路以及分接器。采用的工艺有0.18/0.25μmCMOS,0.15/0.2μmGaAsPHEMT和2μmGaAsHBT等,采用多项目晶圆方式和国外先进的工艺生产线进行芯片制作。研究中采用了高速电路技术和微波集成电路技术,如采用SCFL电路、超动态D触发器电路、同步注入式VCO、分布放大器、共面波导和传输线技术等。在SDH155Mb/s～2.5Gb/s的收发器套片设计方面已实现产品化。还介绍了10Gb/s的收发器套片产品化问题,如封装问题等,讨论了40Gb/s以上速率芯片技术的发展趋势,包括高速器件建模和测试问题等。
- 朱恩王志功冯军黄颋王欢陈海涛孟凡生杨守军吴春红仇应华沈桢郁伟嘉王雪艳程树东孙玲费瑞霞王峻峰刘欢艳陈明洁
- 关键词：超高速集成电路PHEMTHBTSCFL
- 基于逻辑设计的光纤通信8B/10B编解码方法研究被引量：38
- 2003年
- 本文研究了8B/10B编码中的内在相关性,并在此基础上提出一种基于逻辑设计的编、解码方法,以达到简化实现结构,用于大规模集成电路设计的目的。仿真结果证明本方法的逻辑运算量小、速度快、可靠性高。同时根据仿真需要,采用0.25μm CMOS工艺制作了编解码芯片中TSPC结构D触发器,其电路面积仅为200μm2。经测试,芯片的工作频率可从150MHz一直到2.37GHz。在50欧姆负载条件下,2.37GHz时钟的二分频信号的电压峰-峰值为1.58V,信号占空比为49%,相位抖动为4ps rms。该测试结果为采用本方法设计不同速率的超高速编解码芯片奠定了基础。
- 赵文虎王志功费瑞霞朱恩吴微
- 关键词：解码逻辑运算集成电路
- 万兆/千兆以太网物理编码子层芯片设计
- 论文研究了8B/10B编码中的内在相关性,并在此基础上提出两种编解码方法:一种是基于逻辑设计的编、解码方法,另一种是并行处理算法。通过比较,得出第二种方法逻辑更简单、实现结构更紧凑,而且避免了大扇入、扇出的情况,适合于大...
- 费瑞霞
- 关键词：逻辑运算并行处理扰码解扰
- 文献传递
- 8B／10B编码的实现装置
- 一种8B/10B编码的实现装置，由三位负向游程长度编码器、三位正向游程长度编码器、五位负向游程长度编码器、五位正向游程长度编码器和D触发器组成，三位负向游程长度编码器的Hin端口和三位正向游程长度编码器的Hin端口相连，...
- 赵文虎王志功费瑞霞
- 文献传递
- 8B／10B编码的实现装置
- 一种8B/10B编码的实现装置，由三位负游程编码器、三位正游程编码器、五位负游程编码器、五位正游程编码器和D触发器组成，三位负游程编码器的Hin端口和三位正游程编码器的Hin端口相连，作为第一外部输入端口；三位负游程编码...
- 赵文虎王志功费瑞霞
- 文献传递
