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郑绮

作品数：1 被引量：0H指数：0
供职机构：武汉数字工程研究所更多>>
相关领域：电子电信更多>>

合作作者

文献类型

  • 1篇中文期刊文章

领域

  • 1篇电子电信

主题

  • 1篇电路
  • 1篇电子设计
  • 1篇数字电路
  • 1篇VERILO...

机构

  • 1篇武汉数字工程...

作者

  • 1篇韩威
  • 1篇郑绮

传媒

  • 1篇计算机与数字...

年份

  • 1篇2001
共 1 条 记 录，以下是 1-1
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排序方式：
使用Verilog语言建立器件模型
2001年
本文介绍了使用Verilog语言如何在Cadence设计环境中建立器件仿真模型,主要说明了整个建模的流程和使用Verilog语言作仿真时的一些特点。
郑绮韩威
关键词：VERILOG语言数字电路电子设计
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