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张有志
作品数:
5
被引量:8
H指数:2
供职机构:
东南大学
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发文基金:
中央高校基本科研业务费专项资金
江苏省普通高校研究生科研创新计划项目
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相关领域:
自动化与计算机技术
电子电信
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合作作者
吴金
东南大学无锡分校
郑丽霞
东南大学无锡分校
江琦
东南大学
赵荣琦
东南大学集成电路学院
王灿
东南大学
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机构
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东南大学
作者
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张有志
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郑丽霞
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吴金
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江琦
2篇
赵荣琦
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王灿
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孙伟锋
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年份
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2017
2篇
2015
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5
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一种应用于TDC的低抖动延迟锁相环电路设计
随着通信和计算机等领域的带宽和运算速度不断增加,数字信号处理和传输的速度越来越快,同时模拟信号和数字信号之间的转换速率也越来越高,作为数字集成电路系统中关键核心模块的时钟电路,直接影响着系统芯片性能的水平。为满足复杂电路...
张有志
关键词:
延迟锁相环
时钟电路
文献传递
一种降低毛刺的TSPC型D触发器
本发明公开了一种降低毛刺的TSPC型D触发器,包括第一级反相器结构、第二级反相器结构、第三级反相器结构以及复位管。本发明对传统TSPC型触发器理论分析影响毛刺的因素,进行结构改进和参数优化,降低DFF毛刺影响,提高DFF...
郑丽霞
江琦
张有志
王灿
许其罗
吴金
文献传递
一种采用新型错误锁定检测电路的延迟锁相环
本发明公开了一种采用新型错误锁定检测电路的延迟锁相环,包括错误锁定检测电路、鉴相器、电荷泵、低通滤波器及电压控制延迟线,错误锁定检测电路检测电压控制延迟线的各输出相位时钟,并将检测信号输入鉴相器,向电荷泵输出充放电控制信...
吴金
张有志
江琦
李文波
赵荣琦
郑丽霞
孙伟锋
文献传递
一种应用于TDC的低抖动延迟锁相环电路设计
被引量:6
2017年
本文采用双延迟线和防错锁控制结构,结合对电荷泵等关键模块版图对称性的匹配控制,设计了一种针对(Time-to-Digital Converter,TDC)应用的宽动态锁定范围、低静态相位误差延迟锁相环(Delay-Locked Loop,DLL)电路.基于TSMC 0.35μm CMOS工艺,完成了电路的仿真和流片验证.测试结果表明,DLL频率锁定范围为40MHz-200MHz;静态相位误差161ps@125MHz;在无噪声输入的理想时钟驱动下,200MHz频率点下的峰-峰值抖动最大为85.3ps,均方根抖动最大为9.44ps,可满足亚纳秒级时间分辨的TDC应用需求.
吴金
张有志
赵荣琦
李超
郑丽霞
关键词:
延迟锁相环
宽动态范围
时钟抖动
一种降低毛刺的TSPC型D触发器
本发明公开了一种降低毛刺的TSPC型D触发器,包括第一级反相器结构、第二级反相器结构、第三级反相器结构以及复位管。本发明对传统TSPC型触发器理论分析影响毛刺的因素,进行结构改进和参数优化,降低DFF毛刺影响,提高DFF...
郑丽霞
江琦
张有志
王灿
许其罗
吴金
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