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基于区域重组的异构FPGA工艺映射算法被引量：3: 2012年; 传统异构FPGA工艺映射算法一般不打破实现专用功能和查找表功能的子网表之间的层次边界,因而缩小了映射的优化空间.为此提出一种利用区域重组打破单元间层次边界的异构FPGA工艺映射算法.首先利用贪心策略实现FPGA多单元的映射,即优先使用性能好的专用功能单元;然后利用标记锥实现子网表之间的区域重组,打破专用功能单元和查找表之间的层次边界,减小了映射结果的面积和延迟开销.实验结果表明,与公认的ABC中的工艺映射算法相比,该算法能平均减少逻辑单元面积12.2%,减少电路关键路径延时2.5%.; 路宝珠杨海钢郝亚男张茉莉崔秀海; 关键词：FPGA

面向DVB-S2标准LDPC码的高效编码结构被引量：2: 2016年; 面向DVB-S2标准LDPC码,该文旨在实现一种基于FPGA的高效编码结构,提出一种快速流水线并向递归编码算法,可以显著提高编码数据信息吞吐率。同时,通过并向移位运算和并向异或运算的处理结构计算编码中间变量及校验位信息,在提高编码并行度的同时可有效减少存储资源的消耗。此外,针对动态自适应编码的情况优化了LDPC码编码存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的硬件逻辑资源利用率。针对DVB-S2标准LDPC码,基于Stratix IV系列FPGA的验证结果表明,所提编码结构在系统时钟为126.17 MHz时,编码数据信息吞吐率达20 Gbps以上。; 兰亚柱杨海钢林郁; 关键词：LDPC码 DVB-S2标准 FPGA

一种考虑空间关联工艺偏差的统计静态时序分析方法被引量：1: 2015年; 为了准确评估工艺参数偏差对电路延时的影响,该文提出一种考虑空间关联工艺偏差的统计静态时序分析方法。该方法采用一种考虑非高斯分布工艺参数的二阶延时模型,通过引入临时变量,将2维非线性模型降阶为1维线性模型;再通过计算到达时间的紧密度概率、均值、二阶矩、方差及敏感度系数,完成了非线性非高斯延时表达式的求和、求极大值操作。经ISCAS89电路集测试表明,与蒙特卡洛仿真(MC)相比,该方法对应延时分布的均值、标准差、5%延时点及95%延时点的平均相对误差分别为0.81%,-0.72%,2.23%及-0.05%,而运行时间仅为蒙特卡洛仿真的0.21%,证明该方法具有较高的准确度和较快的运行速度。; 喻伟杨海钢刘洋黄娟蔡博睿陈锐; 关键词：集成电路

RESEARCH ON THE PACKING ALGORITHM FOR ANTI-SEU OF FPGA BASED ON TRIPLE MODULAR REDUNDANCY AND THE NUMBERS OF FAN-OUTS OF THE NET: 2014年; Static Random Access Memory(SRAM) based Field Programmable Gate Array(FPGA) is widely applied in the field of aerospace, whose anti-SEU(Single Event Upset) capability becomes more and more important. To improve anti-FPGA SEU capability, the registers of the circuit netlist are tripled and divided into three categories in this study. By the packing algorithm, the registers of triple modular redundancy are loaded into different configurable logic block. At the same time, the packing algorithm considers the effect of large fan-out nets. The experimental results show that the algorithm successfully realize the packing of the register of Triple Modular Redundancy(TMR). Comparing with Timing Versatile PACKing(TVPACK), the algorithm in this study is able to obtain a 11% reduction of the number of the nets in critical path, and a 12% reduction of the time delay in critical path on average when TMR is not considered. Especially, some critical path delay of circuit can be improved about 33%.; Cui XiuhaiYang HaigangPeng YuPeng Xiyuan

基于PathFinder和拆线-重布的FPGA时序布线算法被引量：5: 2014年; 为了解决当前FPGA布线算法的绕线问题,进一步减少关键路径的延时,提出一种混合PathFinder和拆线-重布的FPGA时序布线算法.在PathFinder时序算法整体布线布通之后,拆掉一些影响关键路径延时的线网路径,再对这些拆掉的线网采用PathFinder算法进行增量布线;在重布的过程中,通过为关键连接和其他连接采用差别化的关键度来专门优化关键连接的路径,从而减少整个关键路径的延时.实验结果表明,与VPR时序驱动布线算法相比,该算法能平均减少12.97%的关键路径延时,而运行时间仅增加了4.87%.; 刘洋杨海钢喻伟崔秀海黄娟; 关键词：FPGA

针对递归函数的高级综合编译优化算法被引量：2: 2013年; 为了消除高级综合中的递归函数调用,提出一种基于函数调用图(FCG)和分支决策的编译优化算法.首先在LLVM编译器架构下给出FCG的中间结构,将递归调用转换为非递归函数的嵌套调用,然后借助决策树的构造规则去除函数体中的分支判断及未调用的子支,最后采用子函数复用、资源预评估的方法控制实现电路的规模.实验结果表明,与内联展开算法RecursionHW相比,采用该算法综合后的逻辑单元数平均减少63%,时钟频率平均提高3.2倍,并且高级综合的总时长随递归深度的增大而呈指数级减少.; 张茉莉杨海钢刘峰黄娟崔秀海; 关键词：递归函数函数调用图决策树

自动修复短时序违反路径的FPGA布线算法: 2014年; 为了解决寄存器保持时间不满足而引起的短路径问题,提出一种自动修复短时序违反路径的FPGA布线算法。在VPR时序布线算法整体布线布通之后,调用短路径时序分析来获取违反短时序约束的布线连接,然后通过修改代价函数,对每条违反短时序约束的连接进行增量布线,使每条连接的路径延时尽可能达到满足短时序约束所需的延时。实验结果表明,本算法与VPR时序驱动布线算法相比,能够平均修复94.7%的短时序违反路径,而运行时间仅增加了6.8%。; 刘洋杨海钢喻伟蔡刚徐维涛; 关键词：FPGA 布线代价函数

基于数组分块的FPGA高级综合编译优化算法被引量：2: 2013年; 针对FPGA高级综合中提高矩阵存储并行的问题,提出了一种基于数组分块的编译优化算法,用来优化以矩阵乘法为代表的矩阵应用。算法在LLVM编译器架构下对访存密集的数组进行分块,然后对迭代空间进行对应的合并,最后修改迭代空间与数据空间之间的数据访问。与AutoESL循环展开算法的实验对比表明,在分块数目最优的情况下,矩阵乘法电路的延时平均被降低46%,资源平均被降低39%。因而该基于数组分块的高级综合编译优化算法能有效降低电路延时和资源使用量。; 张茉莉杨海钢崔秀海李园强; 关键词：现场可编程门阵列

面向AIC结构的FPGA映射工具被引量：4: 2015年; 探索新的现场可编程门阵列（FPGA）逻辑单元结构一直是FPGA结构研究的重点方向,与非逻辑锥（AIC）作为一种新的逻辑结构成为FPGA新结构的希望。然而实现高效且灵活的映射工具同样是研究FPGA新结构中的重点环节。该文实现了一个面向AIC结构的FPGA映射工具,与当前映射工具相比,具有更高的灵活性,能够支持AIC结构参数的调节,辅助支持进行AIC单元结构的探索改进。同时,该文提出的AIC映射工具与原工具相比,面积指标提高了33%~36%。; 江政泓林郁黄志洪杨立群杨海钢; 关键词：现场可编程门阵列映射

改进的基于属性不变量生成和数学归纳法的时序逻辑优化算法被引量：1: 2012年; 为了在时序逻辑综合中使电路面积和关键路径延迟同时得到快速优化,提出一种改进的基于假设后验证的时序优化算法.在位并行随机模拟提取候选属性不变量之前,利用寄存器共享来降低初始候选不变量数目,以减少SAT程序的频繁调用;然后利用推测化简模型和改进的数学归纳法将基本条件和归纳步骤合并处理,有效地降低了电路规模和关键路径延迟,同时提高了算法运行速度.实验数据表明,文中算法使寄存器和节点规模平均下降41%和48%,关键路径延迟减小30%;与同类方法相比,该算法运行时间平均下降17%.; 郝亚男杨海钢路宝珠崔秀海张茉莉

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国家自然科学基金(61106033)

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