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基于多FPGA的NoC多核处理器验证平台设计被引量：3: 2012年; 为了能够灵活地验证和实现自主设计的基于NoC的多核处理器,缩短NoC多核处理器的设计周期,提出了设计集成4片Virtex-6-550TFPGA的NoC多核处理器原型芯片设计/验证平台。分析和评估了NoC多核处理器的规模以及对FPGA硬件资源的需求,在此基础上给出了集成4片FPGA的开发板详细设计方案,并对各主要模块如互联架构、电源、板级时钟分布、接口技术、存储资源等关键设计要点进行阐述。描述了开发板各个主要模块的测试过程和结果,表明了该设计的可行性。; 黄晓林潘红兵易伟杨虎凌梦黄辰何书专李丽; 关键词：多核处理器并行计算

基于FPGA的反投影算法并行化实现: 2014年; 反投影算法是一种基于时域处理的雷达成像算法。针对该算法运算效率低、处理速度慢的问题,通过分析反投影算法的原理及其运算过程,提出一种算法并行化加速方法,即基于现场可编程门阵列,将算法中的反投影运算单元设计成专用的反投影运算硬件加速模块,并通过模块内的流水线处理及多个模块间的并行计算提高该算法的运算效率。运用该方法对2 048×4 096大小的目标网格点进行反投影成像,成像时间为139 s,平均单点成像时间是基于GPU加速方法的3倍,并且成像结果和计算机成像结果误差极小。实验结果表明,该并行化方法可有效提高反投影算法的运算效率。; 鲁亚楠鲁恒亚潘红兵李丽何书专沙金李伟; 关键词：合成孔径雷达批处理并行化现场可编程门阵列

NCS算法的并行化设计实现: 2013年; NCS雷达成像算法涉及到大规模的数据运算,为了满足雷达成像的实时性要求,将8K*4K矩阵数据进行任务划分,对算法流程进行并行化设计,映射到异构多核硬件系统并行计算,并在该原型演示系统上位机成图。通过对测试结果进行数据分析,得到基于原型多FPGA系统实现的NCS雷达成像算法具有实时性、高数据精度、高并行效率以及良好的硬件可扩展性等优点。在此基础上,初步设计了针对64K*32K大矩阵NCS算法实时成像系统的可行性方案。; 黄炎潘红兵何书专李丽李伟沙金郑艳丽; 关键词：并行化

基于异构多核原型芯片的NCS算法并行化: 2014年; NCS算法(nonlinear chirp scaling,非线性调频变标)可以处理大耦合SAR(Synthetic Aperture Radar)回波,实现精确聚焦,但串行NCS算法的成像时间很难达到实时成像要求.为了提高算法效率,采用子孔径结构的NCS改进算法,在自主设计的NoC(Network on Chip)异构多核原型芯片上并行实现了实时NCS成像算法.与串行算法相比,并行化后可以大大缩短成像时间,通过与单次子孔径的理论计算值对比,得出实际并行效率达到90.06%.; 钱禹潘红兵何书专李丽李伟韩峰; 关键词：NOC 并行化

万兆以太网物理层转换芯片研究: 2012年; 研究符合IEEE802.3ae标准的万兆以太网10GBASE-X和10GBASE-R物理层技术,采用商用FPGA实现了万兆以太网16比特接口(XSBI)和10GE连接单元接口(XAUI)的相互转换。该转换芯片实现了物理编码子层(PCS)、物理介质连接子层(PMA)的全部功能。采用商用评估板进行测试,在接收端恢复出万兆以太网帧结构数据,逻辑功能正确。; 郑维山何书专李伟; 关键词：万兆以太网

基于分布相似度迁移的关键路由设备检测: 2014年; 在基础设施网络(如电力网、互联网等)设施中,往往会出现关键节点,主要表现为节点流量大、在网络中位置关键等,其性能不稳定将制约网络部分区域的功能。因此从提高关键基础设施的性能和安全性的角度出发,针对关键基础设施的检测成为一个重要的研究课题。提出了一种新颖的基于分布相似度迁移的互联网关键路由设备的检测算法,其目的是自动地检测当前互联网线路中的关键路由设备。在真实环境中,不同线路中不同路由设备的行为特征由于若干客观因素(网络状态、路由设备性能等)导致其分布通常不相同。因此,所提方法主要基于路由之间的分布相似度迁移:首先在目标域(当前路由)中通过谱聚类方法自动判断出可疑的路由设备,然后通过提出的基于分布相似度迁移的分类器对上一步中检测出的可疑路由设备进行分类。在华为公司提供的真实数据集上进行的测试表明,所提方法能够有效发现线路中的关键路由设备,同时能够根据不同线路之间的分布相似度迁移来提高分类结果。; 孟庆锴张剡杨琬琪胡裕靖史颖欢潘红兵王浩; 关键词：谱聚类

基于分布相似度迁移的关键路由设备检测: 在基础设施网络(如电力网、互联网等)设施中，往往会出现关键节点，主要表现为节点流量大、在网络中位置关键等，其性能不稳定将制约网络部分区域的功能。因此从提高关键基础设施的性能和安全性的角度出发，针对关键基础设施的检测成为一...; 孟庆锴张剡杨琬琪胡裕靖史颖欢潘红兵王浩; 关键词：谱聚类

LDPC码硬件仿真平台的FPGA实现被引量：1: 2014年; 低密度奇偶校验(LDPC)码的误码平底现象一直是研究的热点.软件仿真评估LDPC码的纠错能力大约能达到200kbps左右的吞吐率,需要10h才能仿真到10-7水平.基于硬件加速技术的性能仿真能够大大加快仿真速度,可以比软件仿真快10000倍以上,使误码平底的实验研究成为可能.本文采用FPGA实现了LDPC码的硬件仿真平台,整个系统的吞吐率达120Mbps,使仿真速度大大提升.给出了硬件仿真系统的整体架构以及编码器,解码器,高斯白噪声产生器等主要模块的结构和资源消耗.; 沙金; 关键词：LDPC码解码器架构

三维众核片上处理器存储架构研究被引量：3: 2014年; 三维众核片上处理器的研究近年来逐渐引起了学术界的广泛关注.三维集成电路技术可以支持将不同工艺的存储器层集成到一颗芯片上,三维众核片上处理器可以集成更大的片上缓存以及主存储器.研究三维众核片上处理器存储架构,探索了集成SRAM L2cache层,DRAM主存储器层等,对三维众核片上处理器性能的影响.从仿真结果可知,相比集成1层L2cache,集成2层L2cache的三维众核片上处理器性能最大提高了55%,平均提高34%.将DRAM主存储器集成到片上最大可以提高三维众核片上处理器80%的系统性能,平均改善34.2%.; 李丽张宇昂傅玉祥潘红兵韩峰郑维山; 关键词：三维集成电路

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南京大学电子科学与工程学院微电子设计研究所