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谭宜涛

作品数：7 被引量：14H指数：2
供职机构：中国科学院电子学研究所更多>>
发文基金：全球变化研究国家重大科学研究计划更多>>
相关领域：电子电信自动化与计算机技术更多>>

合作作者

文献类型

  • 5篇期刊文章
  • 2篇专利

领域

  • 4篇电子电信
  • 2篇自动化与计算...

主题

  • 4篇FPGA
  • 3篇逻辑分析仪
  • 3篇FPG
  • 2篇信号
  • 2篇阵列
  • 2篇现场可编程
  • 2篇现场可编程门...
  • 2篇逻辑阵列
  • 2篇毛刺
  • 2篇门阵列
  • 2篇可编程逻辑
  • 2篇可编程逻辑阵...
  • 2篇可编程门阵列
  • 2篇复用
  • 2篇JTAG接口
  • 2篇采样
  • 2篇采样信号
  • 1篇代价函数
  • 1篇动态功耗
  • 1篇冗余

机构

  • 7篇中国科学院电...
  • 5篇中国科学院研...

作者

  • 7篇谭宜涛
  • 7篇杨海钢
  • 4篇黄娟
  • 4篇崔秀海
  • 2篇李威
  • 1篇路宝珠
  • 1篇郝亚男
  • 1篇张茉莉
  • 1篇周发标
  • 1篇龚萧

传媒

  • 2篇电子与信息学...
  • 1篇微电子学与计...
  • 1篇计算机应用研...
  • 1篇计算机辅助设...

年份

  • 1篇2014
  • 3篇2012
  • 1篇2011
  • 2篇2010
共 7 条 记 录，以下是 1-7
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排序方式：
可编程逻辑阵列减少毛刺的低功耗布线算法被引量：4
2010年
随着集成电路工艺的进步和集成度的提高,功耗成为制约FPGA发展的主要问题.为此提出一种减少毛刺的FPGA低功耗布线算法.通过修改代价函数,在布线过程中动态地调节信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而减少毛刺,降低电路的动态功耗.该算法从软件方面来减少毛刺,不需要增加任何硬件电路开销.在运算时间相同的情况下,将文中算法与VPR布线算法进行比较.实验结果表明,该算法平均能消除23.4%的毛刺,降低5.4%的功耗,而关键路径延时平均仅增加1%.
黄娟杨海钢李威谭宜涛崔秀海
关键词：FPGA毛刺代价函数动态功耗
采样可选择的FPGA片内逻辑分析仪设计方法被引量：1
2012年
针对大容量的信号采样时片内逻辑分析仪存储器资源紧张的情况,本文提出了一种采样可选择的FPGA片内逻辑分析仪的设计方法.本方法通过布局布线约束实现JTAG硬核的复用,并利用JTAG硬核修改FPGA内寄存器实现采样信号的重新选择.测试结果表明,与某商用工具相比,根据该方法实现的片内逻辑分析仪对采样信号进行N分组后,在同等条件下所需的片内存储资源降低到1/N,同时设计时序的稳定性得以保证.
谭宜涛杨海钢周发标张茉莉路宝珠
关键词：FPGA
复用JTAG接口的FPGA片内逻辑分析仪系统和方法
本发明公开了一种复用JTAG接口的FPGA片内逻辑分析仪系统和方法，涉及现场可编程门阵列技术，用来实现现场可编程门阵列(FPGA)内部信号的调试和观测，主要包含复用的联合测试行动组(JTAG)接口、可在线选择不同采样信号...
谭宜涛杨海钢
文献传递
复用JTAG接口的FPGA片内逻辑分析仪系统和方法
本发明公开了一种复用JTAG接口的FPGA片内逻辑分析仪系统和方法，涉及现场可编程门阵列技术，用来实现现场可编程门阵列(FPGA)内部信号的调试和观测，主要包含复用的联合测试行动组(JTAG)接口、可在线选择不同采样信号...
谭宜涛杨海钢
防火墙寄存器技术的FPGA低功耗布线算法研究被引量：1
2011年
针对减少毛刺能够有效地降低电路功耗,提出了一种基于防火墙寄存器技术的FPGA低功耗布线算法。在布线过程中,一方面运用算法增加防火墙寄存器滤掉毛刺;另一方面通过修改代价函数,动态地调节输入信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而有效地减少毛刺,降低电路的动态功耗。实验结果表明,在运算时间相同的情况下,与其他算法相比,该算法平均能消除约72%～81%的毛刺,降低约4%～8%的功耗,减少约23%～26%的关键路径延时,而只增加4%的触发器。
黄娟杨海钢谭宜涛崔秀海李威
关键词：FPGA毛刺查找表
基于关键路径的三模冗余表决器插入算法被引量：7
2012年
在FPGA的三模冗余设计中,寄存器的反馈环路会导致错误持续出现,严重影响三模冗余的容错性能,因此需要在寄存器的反馈环路上插入表决器。该文首次提出了一种针对映射后网表进行三模冗余设计的方法,同时提出了基于关键路径的表决器插入算法,该算法在表决器的插入时避开关键路径,缓解了三模冗余设计中插入表决器时增加延时的影响。与国外同类算法相比,该文算法在不降低电路可靠性的前提下,以不到1%的面积开销,使得关键路径延时减少3%~10%,同时算法运算速度平均提高35.4%。
谭宜涛杨海钢黄娟郝亚男崔秀海
关键词：FPGA三模冗余
可编程逻辑阵列分段递进优化布局算法研究被引量：1
2010年
为了提高FPGA（Field Programmable Gate Array）的布通率并优化电路的连线长度,在模拟退火算法的基础上,该文提出一种新的FPGA布局算法。该算法在不同的温度区间采用不同的评价函数,高温阶段采用半周长法进行快速优化布局,低温阶段在评价函数中加入变量因子并进行适度的回火处理,以此来优化布局。实验表明,该算法提高了布通率,优化了连线长度,与最具代表性的VPR（Versatile Place and Route）布局算法相比布线通道宽度提高了近6%,电路总的连线长度降低了4-23%。
崔秀海杨海钢龚萧黄娟谭宜涛
关键词：评价函数PLACE
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